Seguire questa procedura guidata:

1. creare il progetto aggiungendo il chip da utilizzare e il nome del progetto.
2. caricare il file di constraints, menù source, cartella constraint, file red_pitaya_2015.4.xdc
3. Assegnare il nome al top module, project manager, project setting, -> Top module name (divisore_freq_topmodule). Assicurarsi di lavorare in VHDL.
4. La procedura chiederà di inserire questo come top module, confermare con Yes.
5. Creare il block Design. Assegnare il nome al design.  -> divisore_frequenza
6. Agire su blck design sull’icona di aggiunta IP per inserire lo ZYNQ.
7. Doppio click sull’IP dello ZYNQ per caricare il preset della Pitaya, agire su “preset” e caricare il file “red_pitaya_rfxpreset.tcl”
8. Collegare il clock al segnale M_AXI_GP0_ACLK e agli altri canali equivalenti S_AXI_GP0 e HP0.
9. Run block automation, (compare il Bus DDR e Fixed_IO
10. Dal menù “tools” -> create and package IP
11. Definire una periferica new AXI 4. Associamo il nome al nuovo IP coerente con la sua funzione, ad esempio “Divisore_frequenza_IP”.
12. Edit IP
13. Aggiungere il sorgente del beaviurla.  tasto destro, add sources
14. Aggiungere le porte, poi , merge changes, review and package